芯片工程系列（5）2.5D 3D封装

0 英语缩写

• 硅通孔（Through Silicon Via，TSV）
• 硅中介层（Silicon Interposer）
• 物理气象沉淀法（Physical Vapor Deposition，PVD）
• DRIE、CVD、PVD、CMP等设备
• CoWoS（Chip on Wafer on Substrate），就是把晶片堆叠起來，再封装于基板上
  • CoW=Chip-on-Wafer是晶片堆叠
  • WoS=Wafer-on-Substrate是将晶片堆叠在基板上
• 局部硅互连（Local Silicon Interconnect，LSI）
• 扇出型晶圆级系统集成技术（Integrated Fan-Out，InFO）
• TIV（Through InFO Via）
• 高性能计算（High-Performance Computing，HPC）
• 芯片 3D 立体堆叠技术（System of Integrated Chips， SoIC）

1 芯片的2.5D

单块芯片封装怎么装、怎么连接的问题整明白了，工程师们又开始考虑芯片和芯片之间如何连接。

举个例子，CPU和内存在同一块主板上，两个芯片之间要配合运行，需要通过主板的线路来进行信号传输。

1.1 2.5D封装的原理

2.5D封装可以实现多个芯片的高密度线路连接，集合成为一个封装。

• 在2.5D封装中，裸片堆叠或并排放置在具有硅通孔（TSV，在后文进行介绍）的中介层顶部（Interposer）。
• 中介层是一种由硅和有机材料制成的硅基板，是先进封装中多芯片模块传递电信号的管道。
• 借助硅中介（Silicon Interposer）四通八达的通道，可提供芯片之间的互联。
• 硅中介在基底和Die之间，起到承上启下的作用。多个Die可以自由的组合在一起，就像一个巨型的地下交通枢纽。
• 相比于直接在基板上进行互连，硅中间层上的连接更短，从而减少了信号传输的延迟和功耗。

1.2 封装优势

• 提高传输速率：借助2.5D先进封装技术，把内存，GPU和I/O集成在一块基板上，拉近它们与处理器的距离，提升传输带宽
• 提高连接密度：2.5D/3D封装提供较覆晶封装7~8倍以上的I/O数增量，以及更高密度整合更多芯片／模组，有助芯片提升效能、改善功耗等
• 提高集成度：使用先进封装技术封装的应用处理器和存储器芯片将减少约30％或40％的面积
• 降低功耗：硅中间层可以提供较好的散热性能，可节省高达40％或更多的功耗

1.3 台积电2.5D封装 CoWoS

CoWoS封装：

• 台积电的一种具有代表性的“2.5D”封装技术
• 其中多个有源硅芯片（通常的配置是逻辑和HBM堆叠）集成在无源硅中介层上
• 中介层充当顶部有源芯片的通信层
• 然后将互连和有源硅连接到包含要放置在系统PCB上的I/O的封装基板

2 3D封装

2.1 2.5D与3D封装比较

那能不能不要硅中介层，直接把每块芯片堆叠到一起呢？这样传输的路径岂不是更短，体积也更小？

这个方案对工艺的严苛程度会进一步增加，不过工程师们仍然干出来了，这就是3D封装。

相较于2.5D 封装，3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用硅穿孔来连结上下不同芯片的电子讯号，以直接将存储器或其他芯片垂直堆叠在上面。

此项封装最大的技术挑战便是，要在芯片内直接制作硅穿孔困难度极高。

不过，由于高效能运算、人工智能等应用兴起，加上TSV 技术愈来愈成熟，可以看到越来越多的CPU、GPU 和记忆体开始采用3D 封装。

HBM 内部 的 DRAM 堆叠属于 3D 封装，而 HBM 与 AI 芯片的其他部分合封于 Interposer 上属于 2.5D 封装。

2.2 TSV（Through Silicon Via）硅通孔技术

要做到2.5D和3D封装，最关键的就是硅通孔技术。

TSV作为一种全新的方法，通过数百个孔使上下芯片与印刷电路板（Printed Circuit Board，简称PCB）相连，是实现三维立体堆叠和系统集成的基础。

它是通过在芯片与芯片之间、晶圆和晶圆之间制作垂直通孔，再通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互联，这项技术是目前唯一的垂直电互联技术，是实现3D先进封装的关键技术之一。

由于TSV的诞生，半导体裸片和晶圆可以实现以较高的密度互连堆叠在一起，这也成为了先进封装技术的标志之一。

2.2.1 TSV的优势

• 高集成度：可以把不同的功能芯片（如射频、内存、逻辑、数字和MEMS等）集成在一起实现电子元器件的多功能，减小封装的几何尺寸和封装重量，满足多功能和小型化的需求
• 提高电性能：通过垂直互连减小互联长度，减小信号延迟，解决SOC（2D系统级芯片）技术中的信号延迟等问题，降低电容/电感，实现芯片间的低功耗
• 降本：虽然目前TSV三维集成技术在工艺上的成本较高，但是可以在元器件的总体水平上降低制造成本

2.2.2 TSV工艺流程

TSV 工艺需要 DRIE、CVD、PVD、CMP等设备，具体工艺流程如下：

• 通孔刻蚀，运用激光刻蚀、湿法刻蚀或深反应离子刻蚀技术在硅片上打孔
• 在硅孔内形成绝缘层，防止通孔间漏电或串扰
• 运用物理气相沉积等方法形成阻挡层和种子层
• 运用电镀工艺在通孔内填充铜、钨、多晶硅等金属材料
• 运用 CMP 工艺对晶圆片进行抛光减薄
• 使用粘合剂、金属或氧化物实现多层硅芯片的堆叠和键合

2.2.3 TSV技术工艺难点

2.2.3.1 难点1：通孔的形成

由参与器件（如MOSFET器件）结构制造的先后时间的不同，大致可以分为四种：

• 先通孔（via-first）
• 中通孔（via-middle）
• 后通孔（via-last）
• 从晶圆背后的后通孔技术（backside via-last））

晶片上的通孔加工是TSV技术的核心，目前通孔加工的技术主要有三种：

• 干法刻蚀（具有速率高、方向性好，操控性强等优点，成为通孔制造的最常用方法）
• 湿法刻蚀
• 激光打孔。（激光打孔速率更高，但因为热损伤将导致精度降低，所以现行并未常用）

2.2.3.2 难点2：相关特殊晶片的制作。

如果不用于3D封装，目前0.3～0.4mm的晶片厚度没有问题。

但如果晶片用于3D封装则需要减薄，以保证形成通孔的孔径与厚度比例在合理范围，并且最终封装的厚度可以接受。

即使不考虑层堆叠的要求，单是芯片间的通孔互连技术就要求上层芯片的厚度在20～30μm，这是现有等离子开孔及金属沉积技术比较适用的厚度。

晶片减薄技术中需要解决磨削过程晶片始终保持平整状态，减薄后不发生翘曲、下垂、表面损伤扩大、晶片破裂等问题。

2.2.3.3 难点3：通孔的金属化**。**

目前TSV通孔金属化所用的主要还是Cu。

在通常芯片制造中，金属导体层通常使用物理气象沉淀法（PVD）制备。与几十纳米的导线相比，若TSV通孔也使用PVD来制备，这将花费大量的时间。

所以，TSV的通孔金属化，通常是以电镀的方法进行的。

但又由于Si基板本身基体的导电性较差，不能直接进行电沉淀；所以，其金属化将首先使用PVD沉淀出厚度为数个纳米的电子层，使得Si基板有导电性之后，再进行电镀。

2.2.3.4 难点4：TSV键合。

完成通孔金属化和连接端子的晶片之间的互连通常称为TSV键合技术。

这种技术采用的工艺有金属一金属键合技术和高分子黏结键合等，而目前以金属一金属键合技术为主要方式，因为这种技术可以同时实现机械和电学的接触界面。

例如铜一铜键合在350～4000C温度下施加一定压力并保持一段时间，接着在氮气退火炉中经过一定时间退火而完成TSV键合。

2.3 台积电的 3D Fabric™ 工艺

2.3.1 CoWoS

CoWoS（Chip on Wafer on Substrate）是台积电 2011 年推出的首个 2.5D 先进封装技 术，包括 CoWoS-S、CoWoS-R 和 CoWoS-L 三类。

• CoWoS-S 包括 CoW 和 CoS 两部分，芯片间通过 CoW 工艺与硅晶圆相连，再通过凸块将 CoW 芯片与基板相连。该技术用微凸块和硅穿孔工艺代替传统引线键合，将不同功能的芯片堆叠在同一个硅中介层上实现互联，具有缩小封装尺寸、降低功耗、提升系统性能的优点。
• CoWoS-R 是扇出型晶圆级封装，该技术利用 RDL 内插件实现芯片间的互连（常用于 HBM 和 SoC 的异构集成），RDL 重布线层由聚合物和铜线组成，具有较高的机械灵活性。这种灵活性提高了 C4 连接的完整性，可以扩大封装尺寸以满足更复杂的功能需求。
• CoWoS-L 是扇出型晶圆级封装，它结合了 CoWoS-S 和 InFO 技术的优点，通过使用带有 LSI（局部硅互连）芯片的互插器实现芯片间的互连，并通过 RDL 层实现电源和信号传输，集成最为灵活。

2.3.2 InFO

InFO（Integrated Fan-Out）是扇出型晶圆级系统集成技术，包括 InFO_oS、InFO_PoP 和 InFO_LSI。

InFO_oS 与 CoWoS-L 相似，芯片间通过局部硅相连再用 RDL 重布层连接芯片和 PCB 基板，其具有高密度的 RDL 带宽，适合 HPC 和 5G 通信领域，多用于小芯片消费性产品。

InFO_PoP 是全球首款三维扇出型晶圆级封装，是 FOWLP 和 PoP 的结合体，上层 DRAM 芯片通过 TIV（Through InFO Via）与基板相连，再通过凸块与下层扇出型晶圆级封装的处理器相连形成 3D 结构，与 FC_PoP 相比，InFO_PoP 外形更薄，具有更好的电气和热性能，适用于移动设备、HPC等领域。

InFO_LSI 则是在 InFO_oS 的结构基础上，在基板内嵌入了 LSI 以增加互联速度，适用于 HPC 领域。

2.3.3 SoIC（System of Integrated Chips）

SoIC（System of Integrated Chips）超高密度芯片 3D 立体堆叠技术，包含 CoW （Chip on Wafer）和 WoW（Wafer on Wafer）两种方案，其中 CoW 技术是晶粒层面的互联， 即将不同尺寸、功能的芯片进行异质集合，而 WoW 技术则是直接用整块晶圆来进行互联， 通过晶圆堆叠工艺实现同质异构 3D 硅的集成。

该技术将多个小芯片集成在单个类似于 SoC 的芯片中，具有比原生 SoC 更好的性能。

SoIC 属于前道 3D 制造环节，而 CoWoS 和 InFO 属于后道环节，因此，通过 SoIC 技术将芯 片集成到类似于 SoC 芯片中，再整合到 CoWoS 或 InFO 工艺中，可以实现更小的键合间隔 和更高的封装密度。