基于FPGA的多路选择器

目录

一、组合逻辑

二、多路选择器简介：

三、实战演练

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摘要：本实验设计并实现了一个简单的多路选择器，文章后附工程代码

一、组合逻辑

组合逻辑是VerilogHDL设计中的一个重要组成部分。从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，无存储电路，也没有反馈电路。

二、多路选择器简介：

多路选择器是数据选择器的别称，在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。

三、实战演练

开发平台：Quartus Prime 18.1Standard Edition                 EP4CE10F17C8（征途PRO系列）

1、实验目标：设计并实现2选1多路选择器，主要功能是通过选通控制信号sel确定选通in_1路或in_2路作为信号输出。当选通控制信号S为1时，信号输出为in_1路信号；当选通控制信号sel为0时，信号输出为in_2信号

2、模块框图：

输入输出信号描述：

3、模块波形图：

4、实验代码

module mux2_1 (input           wire        in_1,input           wire        in_2,input           wire        sel ,
​output          reg         out
);
always @(*) begin//always @(in_1,in_2,sel) beginif(sel == 1'b1)out = in_1;elseout = in_2;
end
endmodule

`timescale 1ns/1ns
module tb_mux2_1 ();reg             in_1;reg             in_2;reg             sel ;wire            out ;       initial beginin_1 <= 1'b0;in_2 <= 1'b0;sel  <= 1'b0;
end
​
always #10  in_1 <= {$random} % 2;
always #10  in_2 <= {$random} % 2;
always #10  sel  <= {$random} % 2;
​mux2_1 mux2_1_inst(. in_1(in_1),. in_2(in_2),. sel (sel ),. out (out )
);
​
endmodule

5、仿真波形图：

7、引脚绑定

6、上板验证：略

7、项目工程

链接：https://pan.baidu.com/s/1WA_O13RfpUoZtocgRJuW0A?pwd=yykl 
提取码：yykl

四、总结

本实验设计并实现了一个简单的多路选择器，并完成了代码的仿真。

参考：[野火]FPGA Verilog开发实战指南