Xilinx管脚验证流程及常见问题

1 流程

1.1 新建I/O Planning Project

        I/O Planning Project中可以不需要RTL的top层.v代码，仅图形化界面即可配置管脚约束XDC文件的生成：

        Create I/O Ports：

        导出XDC文件和自动生成的top_interface.v文件：

1.2 新建test Project

        新建测试工程，使用I/O Planning Project导出的xdc和top_interface.v，快速完成测试工程的搭建：

2 问题

        I/O planning工程生成的xdc，导入到测试工程中

2.1 Command failed: Cannot change direction of connected port 'xxx'

        I/O planning工程由于没有RTL的top层做input和output的管脚方向定义，因此只能在xdc中进行约束：“set_property direction OUT [get_ports {xxx}]”；

        测试工程中有用户自定义的RTL top层.v，因此可以删除xdc文件中关于direction相关的约束语句。

2.2 Port 'xxx' already specified as part of a differential pair

        I/O planning工程中没有I/O BUFDS相关原语的使用，Vivado工具只能在xdc中对差分对信号进行约束：“make_diff_pair_ports xxx_p xxx_n”；

        测试工程中Vivado中可以通过I/O BUFDS相关原语获取差分对信号的信息，因此可以删除xdc文件中关于make differential pair相关的约束语句。

2.3 I/O Planning Project层次管理

        对于同一类的IO管脚，做好Port Interface的管理，会让pin脚的分配更加有层次：

        对于差分对管脚，需要注意将_P和_N管脚分配好pin脚、方向、电平标准等后，进行LVDS配对：