Vivado常用的时序约束方法

1，create_clock ：创建时钟约束

create_clock -period 20.000 -name sys_clk [get_ports sys_clk

该约束含义是创建一个时钟周期20ns的时钟，时钟名字为sys_clk。注意：如果是差分时钟，只需要约束差分时钟的P端,N端不用约束。

2，set_clock_uncertainty：设置时钟不确定性

set_clock_uncertainty -from clk0 -to clk0 0.500

该约束含义是设计时钟clk0全部时钟间路径的裕量需严格地设置在500ps，以使设计的建立和保持抗噪声能力更强。

3，set_input_delay ：设置管脚输入延迟</