当前位置：首页 > news >正文

AXI协议之AXILite开发设计（二）

news 2025/9/15 13:08:34

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
二、AXI-Lite关键代码分析
1、时钟与复位
需要注意的是：xilnx的axi的ip组件都是低复位有效；使用的开源的采用的是高复位有效
官方axi协议也采用的是低复位
在这里插入图片描述

2、写数据操作，对代码部分进行分析
写数据操作时候，使用三个通道，即写地址、写数据、写响应通道
①写地址准备信号生成，当写地址通道有效信号(S_AXI_AWVALID1)&&写数据通道有效信号(S_AXI_WVALID1)&&（aw_en1）&&(axi_awready0)时候，在S_AXI_ACLK时钟上升沿，axi_awready跳变为高电平；在写响应通道准备信号和有效信号为高时，axi_awready跳变为低电平，其余条件为低电平
代码开发中实例如下：
在这里插入图片描述
仿真时序图

②写地址信号生成，当写地址通道有效信号(S_AXI_AWVALID1)&&写数据通道有效信号(S_AXI_WVALID1)&&（aw_en1）&&(axi_awready0)时候,在S_AXI_ACLK时钟上升沿锁存S_AXI_AWADDR
代码开发中实例如下：

仿真时序图
在这里插入图片描述
③写数据准备信号生成，当写地址通道有效信号(S_AXI_AWVALID1)&&写数据通道有效信号(S_AXI_WVALID1)&&（aw_en1）&&(axi_wready0)时候,在S_AXI_ACLK时钟上升沿，axi_wready跳变为高电平，其余条件为低电平
代码开发中实例如下：
在这里插入图片描述
仿真时序图

④写数据寄存器
配合SOC或者MPSOC的PS部分完成对外设或者寄存器的控制，比如GPIO的控制等。
在写地址通道有效、写地址通道准备信号ok以及写数据通道有效、写数据通道准备信号ok时，寄存器写使能slv_reg_wren才有效。
axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB],即axi_awaddr[3:2]，写通道地址的高两位。
[(byte_index*8) +: 8]，byte_index = 0/1/2/3，对应[0:7],[8:15],[16:23],[24:31],对应32位数据。
代码开发中实例如下：
在这里插入图片描述
仿真时序图

⑤写响应通道
axi_bavlid表示从机端数据已经接收完成
代码开发中实例如下：

仿真时序图

读数据操作时候，使用两个通道，即读地址、读数据通道
①读地址通道的axi_arready和axi_araddr
代码开发中实例如下：
在这里插入图片描述
仿真时序图

②读数据通道的axi_rvalid
代码开发中实例如下：

仿真时序图

③读数据通道的寄存器读取
代码开发中实例如下：

仿真时序图