FPGA应用学习-----FIFO双口ram解决时钟域+asic样机的时钟选通
60m写入异步ram，再用100M从ram中读出
写地址转换为格雷码后，打两拍和读地址判断是否空产生。相反读地址来判断是否满产生。
分割同步模块
asic时钟的门控时钟，fpga是不推荐采用门控时钟的，有很多方法移除fpga的时钟选通。
如果是asic采用门控，fpga不采用
不是在内部
内部就一个ram双口的
相位控制！！！
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