【quartus13.1/Verilog】swjtu西南交大：计组课程设计

实验目的：

通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实 现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。 二. 实验内容 1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心 部件组成的系统。 4. 将指令序列存入存储器，然后分析指令执行流程。

插入存储器模块元件：

1.右击，insert-symbol

2. 

3.下翻

处理器与内存连接

注意 ：lam_RAM_DQ右上角的参数表，要和你的设计符合，比如要制定其初始化内容的文件，cpu_mem.mif，地址位宽和输出的位宽等

lam_RAM_DQ有一个outlock，不想要显示的话右击。打开properties，改成unused

存储器

波形图 

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