使用verillog编写KMP字符串匹配算法

设计思路如下：

1. 定义模块的输入输出信号：包括时钟信号clk、复位信号rst、模式串pattern、文本串text以及输出信号match。
2. 定义所需寄存器和变量：使用寄存器来存储状态机的状态以及其他控制变量，如模式串数组P、失配函数数组F、模式串位置p_index、文本串位置t_index等。
3. 在时钟上升沿触发的敏感列表达式块中编写状态机。
4. 状态0（3'b000）：初始化阶段，将模式串和失配函数的初始值进行赋值，并设置初始状态为1（3'b001）。
5. 状态1（3'b001）：生成失配函数。通过递归地比较模式串中的字符和前缀来生成失配函数。若已生成完所有字符的失配函数，则切换到状态2（3'b010）；否则，继续生成失配函数并更新相关变量。
6. 状态2（3'b010）：匹配阶段。在文本串范围内进行字符比较。若模式串和文本串当前位置字符相等，则判断是否已匹配完整个模式串。若已匹配完，表示有匹配成功的结果，将match置为1；否则，进入下一个状态。若模式串和文本串当前位置字符不相等，则获取下一个状态值。
7. 更新下一个状态值（next_state）。若下一个状态是匹配结束状态（