【Verilog】期末复习

数字逻辑电路分为哪两类？它们各自的特点是什么？

组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关

没有记忆功能，只有从输入到输出的通路，没有从输出到输入的回路

时序逻辑电路：电路的输出不仅与当前时刻输入的变量的取值有关，而且与电路的原状态（即过去的输入情况）有关

Verilog HDL描述数字逻辑电路的建模方式有哪几种？它们各自的特点是什么？

数据流建模：数据不会存储，输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储，通过assign连续赋值语句进行描述

行为级建模：从电路外部行为的角度对其进行描述，抽象，（过程语句，语句块，过程赋值语句，条件分支，循环）

结构化建模：将硬件电路描述成一个分级子模块系统，通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式

模块级建模

门级

开关级

解释名词

FPGA--Field Programmable Gate Array 现场可编程门阵列

ASIC--Application Specific Integrated Circuit 专用集成电路

IP--Intellectual Property 知识产权

RTL--Register Transfer Level 寄存器传输级

EDA--Electronic Design Automation 电子设计自动化

写出下面程序中变量x、y、z、a、b的类型

assign z=x&y;
initialbegina=4'b1010;b=8'hff;end

wire：x、y、z

reg：a、b

分别通过阻塞赋值和非阻塞赋值语句描述如下电路

阻塞

module block(input wire din,input wire clk,output reg[3:0] q
);always@(posedge clk)beginq[3]=q[2];q[2]=q[1];q[1]=q[0];q[0]=din;end

module block(input wire din,input wire clk,output reg[3:0] q
);always@(posedge clk)beginq[3]<=q[2];q[2]<=q[1];q[1]<=q[0];q[0]<=din;end

画出下面程序的仿真波形图，并通过串行语句实现

parameter T=10;initialforkwave=0;#T wave=1;#(2*T) wave=0;#(3*T) wave=1;#(4*T) wave=0;#(5*T) wave=1;join

parameter T=10;initialbeingwave=0;#T wave=1;#T wave=0;#T wave=1;#T wave=0;#T wave=1;end

parameter T=10;initialbeginwave=0;while(1)#10 wave=~wave;end

2输入8位加法器，a b sum cin cout

module eight_bits_fulladder(sum,cout,a,b,c,cin);output[7:0] sum;output cout;input[7:0] a,b;input cin;assign {cout,sum}=a+b+cin;
endmodule

module eight_bits_fulladder_tb;reg cin;reg[7:0] a,b;wire cout;wire[7:0] sum;eight_bits_fulladder U1(sum,cout,a,b,cin);initialbegin a=8'b0;b=8'b0;cin=0;#10 a=8'b0;b=8'b0;cin=1;#10 a=8'b0;b=8'b1;cin=0;#10 a=8'b0;b=8'b1;cin=1;#10 a=8'hfe;b=8'h1;cin=0;#10 a=8'hfe;b=8'h1;cin=1;end
endmodule

设计一个带复位端并且可以对输入的clk进行任意分频

module addr(count,clk,rst,qout);input clk,rst;output reg[31:0] count;output wire qout;always@(posedge clk)beginif(!rst) count<=0;else count<=count+1;endassign qout=count[0]; 
endmodule

module addr_tb;reg clk,rst;wire[31:0] count;wire qout;addr U1(count,clk,rst,qout);always #10 clk=~clk;initialbeginclk=0;rst=0;#20 rst=1;#100 rst=0;#20 rst=1;end
endmodule

 

module addr_tb;reg clk,rst;wire[31:0] count;wire qout;addr U1(count,clk,rst,qout);always #10 clk=~clk;initialbeginclk=0;rst=0;#20 rst=1;#90 rst=0;#20 rst=1;end
endmodule

设计串行输入的8位移位寄存器，复位信号rst（低电平有效），1位数据输入datain，8位数据输出dataout，方向控制direction，请设计该串行寄存器模块

module shift(rst,clk,datain,dataout,direction);input datain;input rst,clk;input direction;output reg[7:0]dataout;always@(posedge clk or negedge rst)if(!rst)dataout<=8'b0;elseif(direction)dataout<={datain,dataout[7:1]};elsedataout<={dataout[6:0],datain};
endmodule

module shift_tb;reg rst,clk,datain,direction;wire[7:0] dataout;shift U2(rst,clk,datain,dataout,direction);always#5 clk=~clk;initialbeginrst=0;clk=0;datain=0;direction=0;#5 rst=1;datain=1;#80 datain=0;direction=1;#80 datain=1;end
endmodule

请使用verilog描述一个容量为256*8bit的ROM存储器，其中，输入时钟clk（上升沿有效），地址线为addr，片选信号cs低电平有效，输出数据为dout

module rom(clk,addr,cs,dout);input clk;input cs;input [7:0] addr;output [7:0] dout;reg[7:0] dout;reg[255:0] rom [7:0];initialbeginrom[0]=8'b0000_0000;rom[1]=8'b0000_0001;rom[2]=8'b0000_0010;rom[3]=8'b0000_0011;rom[4]=8'b0000_0100;rom[5]=8'b0000_0101;rom[6]=8'b0000_0110;rom[7]=8'b0000_0111;endalways@(posedge clk)beginif(cs) dout<=8'bzzzz_zzzz;else dout<=rom[addr];end
endmodule

module rom_tb;reg clk,cs;reg[7:0] addr;wire[7:0] dout;rom U1(clk,addr,cs,dout);initialbeignclk=0;addr=0;cs=0;endalways #10 clk=~clk;initialbeginrepeat(7) #20 addr=addr+1;end
endmodule

设计一个检测序列1001

状态寄存器：在clk,rst控制下，由次态产生现态

C1：根据当前输入和现态，产生次态

C2：（输入）、现态产生输出

moore

module seqdata_moore(clk,rst,din,dout);input clk,rst,din;output dout;reg dout;reg[2:0] present_state,next_state;parameter s0=3'b000,s1=3'b001,s2=3'b010;s3=3'b011,s4=3'b100;always@(posedge clk or posedge rst)beginif(rst) prensent_state=s0;else present_state=next_state;endalways@(*)begincase(present_state)s0: if(din==1) next_state=s1;else next_state=s0;s1: if(din==0) next_state=s2;else next_state=s1;s2: if(din==0) next_state=s3;else next_state=s1;s3: if(din==1) next_state=s4;else next_state=s0;s4: if(din==1) next_state=s1;else next_state=s2;default: next_state=s0;endcaseendalways@(*)beginif(present_state==s4) dout=1;else dout=0;end
endmodule

module seqdata_moore_tb;reg clk,rst,din;wire dout;seqdata_moore U1(clk,rst,din,dout);always #5 clk=~clk;initialbeginclk=0;rst=1;din=0;#5 rst=0;#10 din=1;;#10 din=0;#20 din=1;#20 din=0;#30 din=1;#10 din=0;#20 din=1;end
endmodule

mealy

module seqdata_mealy(clk,rst,din,dout);input clk,rst,din;output dout;reg dout;reg[2:0] present_state,next_state;parameter s0=3'b000,s1=3'b001,s2=3'b010;s3=3'b011,s4=3'b100;always@(posedge clk or posedge rst)beginif(rst) prensent_state=s0;else present_state=next_state;endalways@(*)begincase(present_state)s0: if(din==1) begin next_state=s1; dout=0;endelse begin next_state=s0;dout=0;ends1: if(din==0) begin next_state=s2;dout=0; endelse begin next_state=s1;dout=0;ends2: if(din==0) begin next_state=s3;dout=0;endelse begin next_state=s1;dout=0;ends3: if(din==1) begin next_state=s1;dout=1;else begin next_state=s0;dout=0;default: begin next_state=s0;dout=0;endendcaseendendmodule