基于FPGA的时间数字转换(TDC)设计（五：基于Carry4的高精度TDC设计）
1.基于Carry4进位链设计原理
常见的基于FPGA开发的TDC有直接计数法，多相位时钟采样法，抽头延迟线法等，之前内容为基于多相位的TDC，本章节中，主要讲解基于抽头延迟线法。在Xilinx FPGA开发中，实现抽头延迟线法有很多种，如使用IODELAY构建延迟进位链，此处将介绍基于Carry4进位链的TDC设计原理。
在上次讲解的抽头延迟链TDC原理中，延迟链上的延迟单元对应Xilinx FPGA 芯片的Carry4模块中的MUXCY(选通器)元素，每个Carry4单元包含四个MUXCY。如图1所示，为Xilinx FPGA内部Carry4的内部结构图(具体可以参考ug474_7Serise_CLB文档)。通常一个Carr
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