牛客网Verilog刷题——VL41

题目

  请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号，注意rst为低电平复位。提示：其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。设小数为n，此处以8.7倍分频的时钟周期为例。首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的n倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为53个clk——out时钟周期是10个clkin时钟周期的8.7倍。

  信号示意图如下。

  波形示意图如下。

  输入输出描述：

信号	类型	输入/输出	位宽	描述
clk_in	wire	Intput	1	系统时钟信号
rst	wire	Intput	1	异步复位信号，低电平有效
clk_out	wire	Output	1	分频时钟

答案

`timescale 1ns/1nsmodule div_M_N(input  wire clk_in,input  wire rst,output wire clk_out
);parameter M_N = 8'd87; parameter c89 = 8'd24;  // 8/9时钟切换点parameter div_e = 5'd8; //偶数周期parameter div_o = 5'd9; //奇数周期
//*************code***********//reg [3:0] clk_cnt; //时钟计数器（用于计数8个时钟和9个时钟）reg [6:0] cyc_cnt; //时钟计数器（用于计数87个时钟周期）reg div_flag; //8/9时钟控制信号(0：计数8个时钟 1：计数9个时钟)reg clk_out_r; //输出小数分频时钟信号//时钟计数器（用于计数8个时钟和9个时钟）always@(posedge clk_in or negedge rst) beginif(~rst)clk_cnt <= 0;else if(~div_flag) //计数8个时钟clk_cnt <= clk_cnt==(div_e-1)? 0: clk_cnt+1;else //计数9个时钟clk_cnt <= clk_cnt==(div_o-1)? 0: clk_cnt+1;end//时钟计数器（用于计数87个时钟周期）always@(posedge clk_in or negedge rst) beginif(~rst)cyc_cnt <= 0;elsecyc_cnt <= cyc_cnt==(M_N-1)? 0: cyc_cnt+1;end//8/9时钟控制信号(0：计数8个时钟 1：计数9个时钟)always@(posedge clk_in or negedge rst) beginif(~rst)div_flag <= 0;elsediv_flag <= cyc_cnt==(M_N-1)||cyc_cnt==(c89-1)? ~div_flag: div_flag;end//输出小数分频时钟always@(posedge clk_in or negedge rst) beginif(~rst)clk_out_r <= 0;else if(clk_cnt==0 || clk_cnt==4)clk_out_r <= ~clk_out_r;      elseclk_out_r <= clk_out_r;endassign clk_out = clk_out_r;
//*************code***********//
endmodule