实验三 时序逻辑电路实验

仿真

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一、实验目的

1、通过实验，理解触发的概念，理解JK、D等常见触发器的功能；

2、通过实验，加深集成计数器功能的理解，掌握利用集成计算器设计任意进制的计算器，并能在multisim中完成对设计计算器相关的仿真验证；

二、实验原理

1、JK、D触发器的功能表见教材相关章节；

2、二进制和十进制计数器的功能见教材对应章节；

3、利用清零法或置数法使用集成计算器设计任意进制计数器，并在multisim中实现该电路的功能仿真和验证；

三、实验设备和器材

电脑、multisim电路仿真软件（版本不限）

四、实验内容和步骤

4.1 触发器

在multisim器件库选择相应功能的芯片，完成下面实验内容；

1.在multisim中选择一JK触发器芯片，简述芯片功能，并完成其功能仿真验证；

2.在multisim中选择一JK触发器芯片，简述芯片功能，并完成其功能仿真验证；

4.2 译码器

1.在multisim中选择任一四位二进制集成计数器和一十进制集成计数器，简述芯片功能； 

2.使用所选定十进制集成计数器芯片，设计一个模为二十四的计数器，要求技术范围为“0~23”，并完成其功能仿真验证；

3.使用所选定四位二进制集成计数器芯片，设计一个模为六十的计数器，要求技术范围为“0~59”，并完成其功能仿真验证；

五、实验记录和实验结果

5.1 触发器

1. 1. 给出所选定的JK触发器和D触发器的型号、引脚图，给出其功能表，并对功能做简要描述（请预习时完成）

  

在clk上升沿到来之前，D输入端无论输入任何值触发器状态不会改变，次态等于现态。当时钟上升沿到来时，与时钟信号连接的非门产生的短暂延迟，使得触发器状态置成D输入端的状态。

在有效时钟的脉冲边沿没到达时，即clk=0，或者clk=1，或者clk由高电平跳转到低电平，，触发器状态不受输入信号的影响，维持不变。

在时钟上升沿信号到来时，触发器的状态将会随着J与K的输入产生相应的变化。

由JK触发器特征方程

当J=0，K=0时，触发器的状态维持不变，Qn+1=Qn；

当J=1，K=1时，触发器的状态翻转，Qn+1= ~Qn；

当J=1，K=0时，触发器被置成1状态；

当J=0，K=1时，触发器被置成0状态。

1. 1. 构造JK触发器和D触发器的功能仿真验证电路和相关输入信号，记录仿真波形，并作简要描述

在时钟上升沿信号到来时，J=1,K=1,触发器的状态翻转,Qn由低电平变为高电平，-Qn由高电平变为低电平；当下一个上升沿到来时，J=0,K=0,触发器状态保持不变；再下一个上升沿到来时，J=1,K=0,触发器置1，Qn为高电平，-Qn为低电平；再下一个上升沿信号到来时，J=0,K=1,此时，触发器置0，Qn变为低电平，-Qn为高电平，然后触发器以以上顺序进行四个一组的周期循环。

在时钟信号上升沿到来之前，D输入端无论输入任何值触发器状态不会改变。时钟信号到来时，触发器的状态为D输入的状态。所以仿真成功。

5.2 集成计数器

1．给出所选定的二进制和十进制集成计数器的型号、引脚图，给出其功能表，并对功能做简要描述（请预习时完成）

74161N是常见的四位二进制加法计数器，A B C D为置数的数字输入端（其中D为最高位，A为最低位），在实现置数功能时会将ABCD的数值传递到QA QB QC QD。

ENP和ENT为使能端，这两个端口都为1时才能让芯片实现正常工作实现计数功能，其中只要有一个为0那么这款161就会保持状态不进行计数。

~Load为置数端，如果该端口接收到0信号，那么进行置数功能，将ABCD传递给Q(ABCD)。

~CLR为清零端，如果该端口接收到0信号，那么此刻不管处于什么状态，Q（ABCD）都会输出0000，即实现了复位功能。

CLK为时钟脉冲的输入端，在上升沿到来时会计数一次。

RCO为进位端，当Q(DCBA)为1111时，该端口会输出1信号，其余状态皆输出0信号。

74160N是常用的十进制计数器，它具有异步清除端与同步清除端不同的是，它不受时钟脉冲控制，只要来有效电平，就立即清零，无需再等下一个计数脉冲的有效沿到来。

1.异步清零功能

只要(CR的非)有效电平到来，无论有无CP脉冲，输出为“0”。在图形符号中，CR的非的信号为CT=0。其实，很容易解释，由于异步清零端信号一旦出现就立即生效，如刚出现0111，就立即送到(CR的非)端，使状态变为0000。所以，清零信号是非常短暂的，仅是过度状态，不能成为计数的一个状态。清零端是低电平有效。

2.同步置数功能

 当(LD的非)为有效电平时，计数功能被禁止，在CP脉冲上升沿作用下D0~D3的数据被置入计数器并呈现在Q0~Q3端。如在D0~D3置入0000，则在Q0~Q3端呈现的数据就是0110。

1. 计数器设计（模为二十四）；

1）画出状态转换图和所设计电路，并作简要说明（请预习时完成）

第一个是二进制的计数器74161，使用置数法构成的模为二十四的计数器。

第二个是十进制的计数器74160，使用清零法构成的模为二十四的计数器。

2）利用相关工具构造相关输入信号，完成对电路功能的仿真验证，并记录仿真波形，并做简要说明。

上面计数器为同步二进制置数加法计数器，U2为高位，U1为低位。当时钟上升沿或复位下降沿到来时，如果有效，则计数器置数（0000 0000）。计数器的计数过程为，当输出信号的低4位从0（0000）计数到15（1111）后，高4位计数加1，当计数到23（0001 0111）时，计数器重新清零，然后重新开始计数。

1. 计数器设计（模为六十）；

1）画出所设计电路，并作简要说明（请预习时完成）

六十进制计数器由一个模6的计数器和一个模10的计数器组成，模10的计数器完成一个周期时输出信号给模6计数器，当模10计数器计数到达10时则清零，同时给模6计数器一个信号，开始计一个数，模6计数器达到6时则清零。模6计数器选择QB，QC端做反馈端，经过与非门输出控制清零端CLR，形成6进制计数形式。

2）利用相关工具构造相关输入信号，完成对电路功能的仿真验证，并记录仿真波形，并做简要说明。

当出现数字五十九时，就开始清零,可以验证电路功能正常。

六、实验预习要求

1. 实验前认真阅读本实验指导；
2. 熟悉multisim中相关操作及相关器件。
3. 完成四和五中要求预习时完成的内容。

七、思考题。

1、完成对时序逻辑电路设计、功能仿真及验证的步骤有哪些，与组合逻辑电路有何异同？

时序逻辑电路的设计、功能仿真和验证步骤如下：

1、确定设计要求和规格书，包括输入信号、输出信号、时序参数等。

2、进行电路结构设计，包括选择基本逻辑门、寄存器等，确定电路的输入、输出和时钟信号等。对于计数器的实现，先写计数循环图，再根据循环图以及所选用的计数器，确定该计数器采用置数法或清零法来设计电路图。

3、进行功能仿真，使用仿真工具对设计的电路进行逻辑仿真，检验电路是否符合设计要求和规格书。

4、进行时序仿真，使用仿真工具对设计的电路进行时序仿真，检验电路的时序性能是否符合要求。

5、进行物理设计，包括布局和布线等，生成物理电路图。

6、进行验证，使用验证工具对设计的电路进行验证，检验电路是否符合设计要求和规格书。

时序逻辑电路和组合逻辑电路都是数字电路的两种基本类型，它们有以下相同点：

1、都由逻辑门和触发器等基本元件组成。

2、都可以使用布尔代数进行分析和设计。

3、都能实现逻辑运算和控制功能。

然而，时序逻辑电路与组合逻辑电路也存在一些区别：

1、组合逻辑电路的输出仅取决于输入，而时序逻辑电路的输出还与过去的输入和状态有关。

2、时序逻辑电路引入了时钟信号，需要考虑时序关系，而组合逻辑电路不需要。

3、时序逻辑电路的延迟和时序问题需要特别处理，而组合逻辑电路不需要考虑这些问题。

因此，时序逻辑电路的设计和验证需要特别注意时序问题，并进行时序仿真和验证。