Marin说PCB之POC电路layout设计仿真案例---06

我们书接上回啊，对于上面的出现原因我这个美女同事安娜说会不会你把POC电感下面的相邻两层的CUT_OUT的尺寸再去加大一些会不会变得更好呢？这个难道说是真的有用吗？小编我先自己算一卦看下结果。

本期文章我们就接着验证通过改善我们的单板POC电路上的二级电感部分PCB设计上L8和L9层GND平面挖空尺寸，是否会对我们的仿真的结果有很大改善呢？目前是按照电感WG焊盘1.75倍做的挖空的。（我们这次主要分析的是AVM_IN4这一路网络）

至于这个POC电感下方相邻层挖空WG焊盘1.75这个是啥意思，感兴趣的道友们可以翻阅小编之前的文章：

Marin说PCB之POC电路layout设计总结https://blog.csdn.net/weixin_45223454/article/details/130491682

下面就是我们熟悉的仿真步骤了，上篇文章有讲过我就不在赘述了，给诸位道友们直接上仿真的结果吧

1，优化后的AVM-- Insertion Loss:结果显示，比之前的版本改善了0.02dB，改善不多，说明挖空1.75倍就可以了。

2，优化后的AVM—Return Loss:结果显示，比之前的版本改善了1dB左右，改善的量级并不多。

为了使我们的仿真做的更加严谨一些，小编我又补充两种仿真CASE做比对：

A，仅仅是优化二极电感前端的走线，后面的L8和L9层的GND铜皮挖空保持之前的版本不变。

B，仅仅是优化二极电感后端的L8和L9层的GND铜皮，其他都保持不变。

3，优化后的AVM-- Insertion Loss:结果显示：

4，优化后的AVM—Return Loss:结果显示：

最后的总结：从上面的仿真可以得知，我们的GMSL走线主要关心的其实是一级电感走线部分和一二级电感连接处的走线部分，二极电感后面的走线优化其实对GMSL影响不是很多了，所以我们在做GMSL这部分走线的时候注重优化前面的就好了，有空间也可以优化后端的。

 好了，诸位道友们以上就是本期的所有内容了，我们下期文章不见不散。

 

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