verilog
数据类型
reg
reg [3:0] counter;
counter是一个寄存器，这个寄存器有4bit大小；
reg [3:0] byte1 [7:0];
有8个寄存器，每个4bit大小；
wire
有符号整数
interge
无符号
reg clk_temp
(小数)verilog中称实数
real
parameter----同c++的const
字符
每个字符占用一个字节（8bit）
always
posedge--上升沿
negedge--下降沿
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