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《UVM实战》学习笔记——第七章 UVM中的寄存器模型2——期望值/镜像值、自动/显示预测、操作方式

news 2025/9/19 14:51:39

文章目录

前言
一、寄存器模型对DUT的模拟
- 1.1 期望值和镜像值
- 1.2 常见操作对期望值和镜像值的影响
二、prediction分类
- 2.1 自动预测
- 2.2 显式预测
三、访问寄存器方式
四、mem和reg的联系和差别
五、内建built_in sequence
- 5.1 寄存器模型内建序列
- 5.2 存储器模型内建序列
- 5.3 禁止域名
六、寄存器模型的应用场景
七、检查寄存器的方式
八、覆盖率收集

前言

2023.4.24 寄存器模型学起来感觉好难，没太理解，主要是还没有实际使用，理论知识学起来枯燥

一、寄存器模型对DUT的模拟

1.1 期望值和镜像值

镜像值：mirrored value，表示当前硬件状态的已知值。镜像值往往由模型预测给出，即在前门访问时通过观察总线或在后门访问时通过自动预测等方式来给出镜像值。镜像值有可能与硬件实际值（actual value）不一致，无法保持同步更新。
期望值：desired value，先利用寄存器模型修改软件对象值，而后利用该值更新硬件值。
mirrored value与desired value是寄存器模型的属性，而actual value对应硬件的真实数值。
对于存储器，并不存在期望值和镜像值。

class case0_cfg_vseq extends uvm_sequence;virtual task body();p_sequencer.p_rm.invert.set(16'h1);  //设置期望值value = p_sequencer.p_rm.invert.get();  //get函数去获得期望值value = p_sequencer.p_rm.invert.get_mirrored_value();  //得到镜像值p_sequencer.p_rm.invert.update(status, UVM_FRONTDOOR);  //update函数会去检查两者是否一致，不一样，会把期望值写入DUT，同时更新镜像值...
endclass

1.2 常见操作对期望值和镜像值的影响

read/write/peek/poke：读写会使得寄存器模型去更新值，使得两者是相等的
set：只改变期望值，不改变镜像值
update：检查是否一致，不一致会去更新镜像值，使其和期望值相同
randomize：随机化后，期望值会改变，镜像值不改变。但不是所有寄存器模型都支持此函数，此外可以在configure函数的第八个参数关闭随机化功能。

一般randomize和update配合使用，上电复位后，先随机化，再update去配置DUT。

二、prediction分类

左边是自动预测，右边是显示预测
在这里插入图片描述

2.1 自动预测

auto prediction：没有predictor和monitor的情况下，利用寄存器的操作来自动记录每次寄存器的读写数值并在后台自动调用predict()方法。

后门访问的时候只能自动预测，uvm_reg_map::set_auto_predict()。
如果出现其它一些sequence直接在总线层面上对寄存器进行操作(跳过寄存器级别的write()/read()操作)或通过其它总线访问寄存器等额外情况，都无法自动得到寄存器的镜像值和预期值。

2.2 显式预测

explicit：更加可靠的方式是在物理总线上通过monitor捕捉总线事务，并将捕捉到的事务传递给外部例化的predictor，再利用adapter的桥接方法实现事务信息转换，并将转化后的寄存器模型有关信息更新到map中。

显式预测对寄存器数值预测更为准确

class base_test extends uvm_test;reg_model rm; //寄存器模型my_adapter reg_sqr_adapter;my_adapter mon_reg_adapter;  //adapter是object类uvm_reg_predictor #(bus_transaction) reg_predictor;  //predictor是组件类，参数类，声明要传递的transaction类型...
endclassfunction void base_test::build_phase (uvm_phase phase) ;rm = reg_model::type_id::create ( "rm", this) ;rm.configure ( null, "");rm.build ( ) ;rm.lock_model ( );rm.reset ( ) ;reg_sqr_adapter = new ( "reg_sqr_adapter" ) ;mon_reg_adapter = new ( "mon_reg_adapter" ) ;reg_predictor = new ( "reg_predictor", this) ;env.p_rm = this.rm;
endfunctionfunction void base_test::connect_phase (uvm_phase phase) ;rm.default_map.set_sequencer (env.bus_agt.sqr,reg_sqr_adapter);  //连接sequencer和adapterrm.default_map.set_auto_predict (0);  //此处设置为0的话，就会关闭右图虚线更新寄存器模型的路径  reg_predictor.map = rm.default_map;  reg_predictor.adapter = mon_reg_adapter;env.bus_agt.ap.connect (reg_predictor.bus_in) ;
endfunction

在connect_phase中，需要将reg_predictor和bus_agt的ap口连接在一起，并设置reg_predictor的adapter和map。只有设置了map后，才能将predictor和寄存器模型关联在一起。
（在集成的过程中需要将adapter与map的句柄也一并传递给predictor，同时将monitor采集的事务通过analysis port接入到predictor一侧。）

三、访问寄存器方式

1、uvm_reg_block、uvm_reg、uvm_reg_field三个类提供用于访问寄存器的方法：
在这里插入图片描述

mirror()：读取actual value去更新mirrored value，前门后门都可以，还可以检查
update()：先set修改软件的值，然后再去修改硬件actual value，最后总线获得数据去更新mirrored value。最后三个数据都是一样的。（这个两个函数前门后门访问都可以使用，但是不能对寄存器域进行操作）
set()：set的是desired value，是软件的值，不是硬件实际值。set之后的操作是update，因为两侧的值不相同了。
get()：get的是desired value，是软件的值，不是硬件实际值
reset()：复位block/reg/field的期望值和镜像值
get_reset()：得到reg/field的复位值

mirror和read对比：

相同：都可以进行前门或后门访问
不同：mirror不会返回读取的值，但是会把镜像值进行修改；mirror前门访问可以进行block级别操作

randomize、set和update配合使用模拟场景：
先随机化寄存器的值，再去设置某些特定的值，最后再根据这些值去配置寄存器，相比较于write和read来说，这样做可以模拟更多的场景。

void'(rgm.chnl0_ctrl_reg.randomize());
rgm.chnl0_ctrl_reg.pkt_len.set('h3);
rgm.chnl0_ctrl_reg.update(status, UVM_FRONTDOOR, .parent(this));void'(rgm.chnl1_ctrl_reg.randomize());
rgm.chnl1_ctrl_reg.set('h22);
rgm.update(status, UVM_FRONTDOOR, .parent(this));

2、uvm_reg_sequence的访问方式：针对寄存器对象reg的，不是寄存器块或寄存器域
在这里插入图片描述

对于前门访问的read()和write()，在总线事务完成时镜像值和期望值才会更新为与总线上相同的值，这种预测方式是显式预测
对peek()和poke()及后门访问模式下的read()和write()，由于不通过总线，默认采取自动预测的方式，故在零时刻方法调用返回后镜像值和期望值也相应修改
复位操作：捕捉到硬件进行复位时，需要把验证平台的寄存器模型进行复位。
复位后，可以读取复位值，并与后门访问获得的寄存器复位值进行比较，来判断复位是否成功。

@(negedge p_sequencer.vif.rstn);
rgm.reset();	 
rgm.chnl0_ctrl_reg.reset();		
rgm.chnl0_ctrl_reg.pkt_len.reset();		//检查复位是否成功
rstval = rgm.chnl0_ctrl_reg.get_reset();  //得到复位值只能在reg/field层次
rgm.chnl0_ctrl_reg.read(status, data, UVM_BACKDOOR, .parent(this));
if(rstval != data)`uvm_error("RSTERR", "reset value read is not the desired reset value")

四、mem和reg的联系和差别

UVM寄存器模型也可以对存储建模。可以模拟RW、RO、WO类型的存储，而且可以配置存储模型的数据宽度和地址范围。

一旦映射，会带来很大的资源消耗，因此就不支持预测和影子存储功能（shadow storage），没有镜像值和期望值。
利用自带的方法去访问硬件存储。利用模型的地址范围去测试硬件的地址范围是否全部覆盖。
提供前门和后门访问，可以先后门写，前门读（以前是系统函数或者仿真器）
除了有read/write/peek/poke之外，还有burst_read和burst_write函数连续传输，传进去的是数组形式，传递多个数据。
如果需要实现更多的协议配置要去，建议在总线UVC层面去驱动

五、内建built_in sequence

UVM自带的一些sequence，可以在项目初期对寄存器模型进行验证，为后期各个功能点验证打下基础

5.1 寄存器模型内建序列

在这里插入图片描述

5.2 存储器模型内建序列