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[FPAG开发]使用Vivado创建第一个程序

news 2025/7/8 7:24:37

1 打开Vivado软件，新建项目

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选择一个纯英文路径
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选择合适的型号

产品型号
ZYNQ-7010xc7z010clg400-1
ZYNQ-7020xc7z010clg400-2

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如果型号选错，可以单击这里重新选择
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2 创建工程源文件

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可以看到文件创建成功
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双击文件打开，插入代码

module led_twinkle(input          sys_clk  ,  //系统时钟input          sys_rst_n,  //系统复位，低电平有效output  [1:0]  led         //LED灯
);//reg define
reg  [25:0]  cnt ;//*****************************************************
//**                    main code
//*****************************************************//对计数器的值进行判断，以输出LED的状态
assign led = (cnt < 26'd2500_0000) ? 2'b01 : 2'b10 ;
//assign led = (cnt < 26'd5)         ? 2'b01 : 2'b10 ;  //仅用于仿真//计数器在0~5000_000之间进行计数
always @ (posedge sys_clk or negedge sys_rst_n) beginif(!sys_rst_n)cnt <= 26'd0;else if(cnt < 26'd5000_0000)
//  else if(cnt < 26'd10)  //仅用于仿真cnt <= cnt + 1'b1;elsecnt <= 26'd0;
endendmodule

设置字体和缩进
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3 RTL分析综合

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软件会生成一个原理图
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4 引脚约束

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参数类型对应的FPGA引脚I/O std备注
sys_clkINU18LVCMOS333.3V电平
sys_rst_nINN16LVCMOS333.3V电平
led[0]OUTL15LVCMOS333.3V电平
led[1]OUTH15LVCMOS333.3V电平

配置如图所示
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然后使用Ctrl+S保存
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关闭界面
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XDC文件保存了I/O约束的信息
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5 生成比特流

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在这里可以看到进度
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完成之后会出现一个框框，点击Cancel即可

6 下载

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点击这两个地方可以下载程序
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点击Program
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此外可以添加已有的文件到工程中
注意点击Copy source into project在这里插入图片描述

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