RV32/64 特权架构 - 特权模式与指令

本文属于《 RISC-V指令集基础系列教程》之一，欢迎查看其它文章。

1 特权模式

RISC-V 架构定义了三种主要的工作模式，也被称为特权模式。
这些模式的主要区别在于，它们的权限级别和所能够执行的操作。

• 用户模式（User Mode）

权限等级最低。
在这个模式下运行的程序（如应用程序）不能直接访问硬件资源或执行特权操作。
用户模式提供了最基本的程序执行环境，用于隔离和保护操作系统内核和其他程序。
它确保了应用程序的稳定性和安全性，防止它们对系统造成损害。

• 监管模式（Supervisor Mode，也称为超级用户模式）

权限等级介于用户模式和机器模式之间。
通常用于操作系统内核的运行。
在监管模式下，程序可以执行一些特权操作，如访问物理内存、管理设备驱动程序等。
它允许操作系统管理硬件资源，为多个用户模式的程序提供服务和调度。

• 机器模式（Machine Mode）

权限等级最高。
在这个模式下，程序可以执行所有操作，包括直接访问和修改所有硬件资源。
机器模式通常用于硬件初始化、系统引导、中断和异常处理等关键任务。
由于其高度特权，机器模式通常只允许特定的、受信任的代码运行。

这些模式的优先级顺序为：机器模式 > 监管模式 > 用户模式
机器模式，是最高级特权，也是 RISC-V 硬件平台唯一必须实现的特权级。
处理器通常在最低特权模式下运行，当发生中断和异常时，则将控制权转移到更高特权的模式。

这些模式的存在意义在于提供了一种灵活而安全的计算环境。通过限制不同程序的权限，RISC-V 架构能够防止恶意软件或不受信任的程序对系统造成损害。同时，它也允许操作系统有效地管理硬件资源，确保多个程序能够公平地共享这些资源。

RISC-V 架构的模块化设计使得这些模式可以根据需要进行组合和配置，从而满足不同系统的需求。例如，一些嵌入式系统可能只需要用户模式和机器模式，而不需要监管模式。

2 特权指令

RISC-V 特权架构的指令示意图，如下所示：

RISC-V具备的特权指令，如下所示：

特权架构添加的指令非常少，但增加了若干控制状态寄存器（CSR）来实现其新增功能。

2.1 mret（从机器模式返回到先前的模式）

指令形式：mret

在RISC-V架构中，mret（Machine Return）指令用于从异常或中断处理程序返回到先前的执行环境（通常是从机器模式返回到之前的模式，如监管模式或用户模式）。这个指令负责恢复处理器的状态，并确保返回到正确的执行地址。

具体来说，当处理器遇到中断或异常时，它会切换到机器模式（M模式）以处理该中断或异常。在处理完成后，mret指令被用来退出机器模式，并返回到之前的状态和模式。

mret指令的执行过程涉及以下几个步骤：

• 恢复状态：mret指令会从特定的CSR寄存器（如mstatus、mepc等）中恢复处理器的状态。这些寄存器在中断或异常发生时保存了处理器的状态信息。
• 切换模式：根据mstatus寄存器中的MPP字段的值，mret指令将决定返回到哪个模式（机器模式、监管模式或用户模式）。
• 跳转到程序计数器：mret指令将mepc寄存器中的值（即中断或异常处理完成后应该返回的程序地址）复制到程序计数器（PC），从而确保处理器从正确的地址开始执行。

需要注意的是，mret指令只能在机器模式下执行，并且只有在软件修改了mstatus寄存器的MPP字段以指定要返回到的模式之后，才能安全地使用该指令进行返回操作。

总的来说，mret指令在RISC-V架构中扮演着从机器模式返回到其他模式的关键角色，确保了处理器在中断或异常处理完成后能够正确地恢复到先前的执行环境。

2.2 sret（从监管模式返回到先前的模式）

指令形式：sret

在RISC-V架构中，sret（Supervisor Return）指令用于从异常或中断处理程序返回到监督模式（Supervisor Mode）。它是RISC-V处理器的一组退出指令之一，专门用于在监督模式下退出异常。

当处理器在执行用户模式的程序时遇到需要由监督模式处理的异常或中断时，它会切换到监督模式来执行相应的异常或中断处理程序。在异常或中断处理程序执行完成后，sret指令被用来从监督模式返回到用户模式，并继续执行原来的程序。

sret指令的执行过程与mret类似，也会恢复处理器的状态并跳转到正确的程序计数器（PC）。它会从特定的CSR寄存器（如sstatus、sepc等）中恢复监督模式的状态信息，并将sepc寄存器中的值复制到程序计数器（PC），从而确保处理器从正确的地址开始执行用户模式的程序。

需要注意的是，sret指令只能在监督模式下执行，并且只有在软件修改了相应CSR寄存器的字段以指定要返回到的模式之后，才能安全地使用该指令进行返回操作。

总之，sret指令在RISC-V架构中用于从监督模式返回到用户模式，确保处理器在异常或中断处理完成后能够正确地恢复到用户模式的执行环境。

2.3 wfi（等待中断）

指令形式：wfi

RISC-V架构中的WFI（Wait For Interrupt）指令是一条特殊的休眠指令。当处理器执行到WFI指令后，它会停止执行当前的指令流，进入一种空闲状态，通常被称为“休眠”状态。处理器会在这个状态下等待，直到接收到一个使能的中断请求，这时处理器会被唤醒并继续执行。

具体来说，WFI指令的作用是将处理器置于低功耗的等待状态，直到下一个中断或触发事件发生。在这个过程中，CPU的功耗会被降到最低水平。这是一种常用于节能和功耗优化的待机指令。

此外，WFI指令也可以被当作一种NOP（无操作）指令来使用，即它不会真正进入休眠模式，但仍然会停止当前的指令执行，直到下一个中断或触发事件发生。

需要注意的是，WFI指令的执行需要满足一些条件，例如中断局部开关必须被打开（由mie寄存器控制），并且全局中断也需要被使能（由mstatus寄存器的MIE域控制）。如果中断被全局关闭，处理器在唤醒后会继续顺序执行之前停止的指令流。

总的来说，WFI指令在RISC-V架构中提供了一种有效的机制来降低处理器的功耗，并在需要时通过中断来唤醒处理器，从而实现了节能和高效的处理器管理。

2.4 sfence.vma（内存屏障）

指令形式：sfence.vma rs1, rs2

在RISC-V架构中，sfence.vma指令是一个同步屏障（Synchronization Fence）指令，用于确保内存操作的顺序性。这条指令在RISC-V的特权模式（Supervisor Mode）中提供内存访问的同步机制。

sfence.vma指令的具体语法是sfence.vma rs1, rs2，其中rs1和rs2是两个寄存器操作数。然而，需要注意的是，尽管sfence.vma指令接受两个寄存器操作数，但这两个操作数并不直接参与指令的功能。实际上，这两个寄存器通常被设置为零，因为sfence.vma指令的行为不依赖于这两个寄存器的具体值。

sfence.vma指令的主要作用是创建一个内存屏障，确保在指令之前的所有内存写操作（Store）在指令执行后对所有后续的内存读操作（Load）都是可见的。换句话说，它确保了在sfence.vma指令之前的所有写操作在指令执行后都已经被刷新到内存中，并且后续的读操作能够读取到这些更新的值。

这种内存屏障机制在并发编程和多处理器系统中非常重要，因为它可以防止内存访问的竞态条件（Race Condition）。例如，当多个处理器或线程同时访问和修改共享内存时，如果没有适当的同步机制，就可能出现一个处理器读取到的内存值是另一个处理器尚未写入的旧值的情况，从而导致程序行为的不正确。通过使用sfence.vma指令，可以确保内存访问的顺序性，从而避免这类问题。

需要注意的是，sfence.vma指令只在Supervisor Mode下有效，并且在其他模式下执行该指令将导致未定义行为。此外，该指令的具体行为可能还取决于处理器的具体实现和配置。因此，在使用sfence.vma指令时，建议查阅相关的处理器文档或参考手册以获取准确的信息。

3 特权模式的切换

在 RISC-V 架构中，三种特权模式（用户模式、监管模式、机器模式）之间的切换是通过特定的指令和系统寄存器的配合来实现的。

（1） 指令控制：

• 使用特定的特权切换指令，如 mret（从机器模式返回到先前的模式）、sret（从监管模式返回到先前的模式）和 uret（从用户模式返回到先前的模式）。这些指令用于在完成特权操作后安全地返回到较低权限的模式。

（2） 系统寄存器：

• RISC-V 架构使用了一组称为 Control and Status Registers (CSRs) 的特殊寄存器来管理特权级别的切换。其中，mstatus 寄存器是机器状态寄存器，包含了关于机器模式状态的信息。
• mstatus.mpp 字段用于指示当前特权级别。当需要切换特权级别时，软件会修改 mstatus.mpp 字段的值，并通过执行相应的返回指令来实际执行切换。

（3） 中断和异常处理：

• 当发生中断或异常时，处理器会根据中断或异常的类型自动切换到相应的特权级别。例如，处理器接收到一个中断时，可能会切换到机器模式来处理该中断。
• 中断和异常处理完成后，处理器会根据 mstatus.mpp 寄存器的值返回到先前的特权级别。

（4） 硬件支持：

• RISC-V 架构的硬件设计支持这些模式的切换。处理器在执行特权切换指令时，会检查当前的特权级别和目标特权级别，并执行必要的状态保存和恢复操作。

需要注意的是，具体的切换机制和步骤可能会因具体的 RISC-V 实现和系统配置而有所不同。上述描述提供了一般的概述，但具体的实现细节可能会因处理器微架构、操作系统和硬件平台而异。